Conviene haber comprendido Programar en ensamblador RISC-V.
CONTENIDO ORIGINAL
Avanza en orden. Cada lección está redactada para Palta es Cool, utiliza ejemplos propios y termina con una actividad cuya respuesta puedes desplegar.
ANTES DE EMPEZAR
Ubícate antes de avanzar
Al terminar deberías poder relacionar Ciclo de instrucción con Camino de datos y resolver un caso nuevo.
Reserva entre 75 y 120 minutos o divide el laboratorio en dos sesiones.
04 / PREPARA EL LABORATORIO
Las secciones 1–4 se pueden estudiar en papel. Desde RISC-V conviene preparar el simulador Ripes.
Abrir la guía de herramientas →Diagnóstico rápido: ¿cómo se relacionan Ciclo de instrucción y Camino de datos? ＋
No necesitas acertar todavía. Escribe una hipótesis de dos líneas y compárala con tu respuesta al finalizar; si puedes corregirla y justificar el cambio, hubo aprendizaje.
Aprende el tema paso a paso
Seguirás una instrucción por los componentes internos de la CPU y aprenderás a justificar cada dato y señal, sin tratar el procesador como una caja negra.
Al terminar podrás
- Buscar, decodificar y ejecutar conecta programa con hardware
- Multiplexores y control eligen el recorrido correcto
- Latencia y throughput responden preguntas diferentes
01
Ciclo de instrucción
Buscar, decodificar y ejecutar conecta programa con hardware
El PC indica dónde buscar la instrucción. Después se interpretan sus campos, se leen operandos, se ejecuta la operación, se accede a memoria si corresponde y se escribe el resultado. No todas las instrucciones usan todos los recursos.
Fetch usa el PC y memoria de instrucciones.
Decode identifica operación y registros.
Execute, Memory y Writeback completan el efecto visible.
¿Qué recurso adicional necesita lw respecto de add?
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Usa la memoria de datos: la ALU calcula la dirección, la memoria entrega la palabra y writeback la escribe en el registro destino.
02
Componentes conectados
Multiplexores y control eligen el recorrido correcto
El camino de datos contiene PC, memorias, banco de registros, generador de inmediatos, ALU y multiplexores. La unidad de control decodifica la instrucción y activa señales como lectura de memoria, escritura de registro y selección de operandos.
ALUSrc elige registro o inmediato.
MemToReg elige ALU o dato de memoria para escribir.
Branch y el resultado de comparación deciden el próximo PC.
¿Qué daño causaría activar RegWrite por error durante sw?
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Se escribiría un registro que la instrucción no debe modificar, rompiendo el estado arquitectónico del programa.
03
Comparar implementaciones
Latencia y throughput responden preguntas diferentes
Una CPU monociclo termina cada instrucción en un ciclo largo marcado por el peor recorrido. Una multiciclo reutiliza recursos en ciclos más cortos. El pipeline solapa etapas: puede aumentar instrucciones por unidad de tiempo sin reducir la latencia de una instrucción.
Latencia: tiempo desde que entra una instrucción hasta que termina.
Throughput: instrucciones completadas por unidad de tiempo.
La frecuencia sola no determina el rendimiento de un programa.
¿Una CPU de 4 GHz es necesariamente el doble de rápida que una de 2 GHz?
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No. También importan instrucciones ejecutadas, ciclos por instrucción, memoria y trabajo realizado por ciclo.
Tu recorrido en tres ideas
- Buscar, decodificar y ejecutar conecta programa con hardware
- Multiplexores y control eligen el recorrido correcto
- Latencia y throughput responden preguntas diferentes
Traza cuatro instrucciones sin memorizar una tabla
Conecta semántica de la ISA, recorrido de datos, señales de control, latencia y throughput.
CASO
Debes justificar qué recursos y señales usan add, lw, sw y beq en un camino de cinco etapas.
Procedimiento
- Escribe primero el efecto arquitectónico de cada instrucción.
- Sigue PC, registros, inmediato, ALU y memoria etapa por etapa.
- Activa solo las señales necesarias y comprueba que ninguna escritura extra ocurra.
Evidencia mínima
- Valor y origen de cada operando.
- Destino y momento de cada escritura.
- Prueba con valores pequeños y rama tomada/no tomada.
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Las señales se deducen del efecto. sw necesita leer dos registros, sumar dirección y escribir memoria, pero nunca escribir un registro. lw comparte el cálculo de dirección y cambia memoria por lectura y writeback.
Para ir más lejos¿Qué recurso podría compartirse en una CPU multiciclo y qué costo temporal tendría?
CIERRE DE LA SECCIÓN
Comprueba que puedes usarlo
Antes de continuar, revisa estos tropiezos frecuentes y resuelve un caso sin copiar los ejemplos.
Activar señales por memorizar una tabla sin seguir el efecto de la instrucción.
Confundir frecuencia, latencia y throughput.
Ahora hazlo sin guía
Traza add, lw, sw y beq por un camino de datos de cinco etapas y justifica recursos y señales en cada una.
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Una respuesta sólida:
- Sigue operandos y resultados sin saltos.
- Activa solo escrituras permitidas por la ISA.
- Compara latencia y throughput de implementaciones.